TSMC, 2nm 시대 포문 열다...반도체 미세화 주도권 '확고’

닛케이 크로스텍은 3일(현지 시각) TSMC가 지난해 12월 7일부터 11일까지 미국 샌프란시스코에서 열린 반도체 기술 국제 학회 'IEDM 2024'에서 2나노미터(nm) 공정 기술을 공개했다고 보도했다. 당시 TSMC는 2025년 하반기(7~12월) 이를 양산한다는 계획도 함께 발표했다.

TSMC는 '인공지능, 고성능 컴퓨팅, 모바일 시스템온칩 응용을 위한 에너지 효율적 나노시트 트랜지스터와 3차원 집적회로에 최적화된 2nm 플랫폼 기술'이라는 제목의 논문(세션 2.1)을 통해 차세대 반도체 기술을 소개했다.

이번 2nm 기술에서 TSMC는 트랜지스터 구조를 기존 3nm까지 사용하던 핀펫(FinFET)에서 게이트올어라운드(GAA) 나노시트로 변경했다. 이를 통해 3nm 세대 대비 동작 속도를 15% 향상했으며, 반도체 기술력의 핵심 지표인 정적 랜덤 액세스 메모리(SRAM) 수율도 90%를 달성했다고 밝혔다.

도쿄대학교 생산기술연구소 히라모토 도시로 교수는 IEDM 2024 현장에서 "TSMC가 이번 세션에서 2nm 세대 기술과 GAA 후계 기술인 상보성 전계효과 트랜지스터(CFET)에 대해 발표했다"며 "발표자들이 보여준 자신감은 기술 완성도가 상당히 높다는 것을 시사한다"고 평가했다.
히라모토 교수는 이어 "반도체 소자 기술의 양대 국제 학회인 IEDM과 초대규모 집적회로(VLSI) 심포지엄의 논문 발표 추이를 분석해보면, 10nm 세대까지는 인텔이 양산 수준의 최첨단 상보성 금속 산화막 반도체(CMOS) 기술을 정기적으로 발표했으나, 5nm 세대 이후부터는 TSMC가 미세화를 주도하고 있다"고 설명했다.

보도에 따르면, 삼성전자도 2개의 논문을 통해 멀티 브리지 채널 전계효과 트랜지스터(MBCFET) 기술의 상세 내용과 소자 성능, 회로 기술에 대한 설명을 제시했다. MBCFET는 삼성전자가 독자 개발한 GAA 기술로, 트랜지스터 채널을 여러 개의 나노 브리지 구조로 만들어 전류 제어 능력을 높인 것이 특징이다. 삼성전자는 업계 최초로 3nm GAA 기술을 도입했으며, 히라모토 교수는 "이번 발표에서 공개된 MBCFET의 상세 기술 내용은 TSMC의 2nm 세대 기술에 상당하는 수준"이라고 평가했다.

반면 인텔은 이번 학회에서 3nm와 2nm 세대 기술에 대한 발표를 하지 않았다. 히라모토 교수는 "2010년대 후반까지 기술 내용을 정기적으로 발표하던 인텔이 2020년 이후에는 양산화 목표 기술 발표가 거의 없어졌다"고 지적했다.

인텔은 오는 2월 15일 '인텔 파운드리 다이렉트 커넥트 2024'에서 1.4nm 세대 기술 등 최첨단 CMOS 기술을 공개할 예정이라고 밝혔다.


박정한 글로벌이코노믹 기자 park@g-enews.com